【Verilog】 記述言語で論理設計Project11 【VHDL】

1 ：11/12/07 〜 最終レス ：12/01/12

1 名前：774ワット発電中さん[sage] 投稿日：2010/09/17(金) 00:52:23 ID:32avVtN9
　HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
　安価で入手できるようになってきました。
　このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。
　日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしており
ます。
　関連情報は >2-10 あたり。
　前スレ
　　【Verilog】 記述言語で論理設計Project10 【VHDL】
　　　　http://kamome.2ch.net/test/read.cgi/denki/1284652343/

2 ：

・FPGA
　Xilinx
　　ttp://japan.xilinx.com/
　ALTERA
　　ttp://www.altera.co.jp/
　Lattice
　　ttp://www.latticesemi.co.jp/
　Actel
　　ttp://www.actel.com/intl/japan/
　QuickLogic
　　ttp://www.quicklogic.com/
・ASICベンダ推奨ツール類 （高価）
　Synopsys
　　ttp://www.synopsys.co.jp/
　Cadence
　　ttp://www.cadence.co.jp/
　Mentor
　　ttp://www.mentorg.co.jp/
　Synplicity
　　ttp://www.synplicity.jp/
・Verilogシミュレーター （無料）
　Icarus Verilog
　　ttp://iverilog.icarus.com/
　　ttp://ryusai-hp.web.infoseek.co.jp/icarus.htm　(解説)
　　ttp://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html　(解説)
　IVI
　　ttp://ivi.sourceforge.net/
　　ttp://www.kumikomi.net/archives/2005/06/10icarus.php　(解説)
・VCDフォーマットの波形表示 （無料）
　GTKWave
　　ttp://gtkwave.sourceforge.net/
　　ttp://ryusai-hp.web.infoseek.co.jp/gtkwave.htm　(解説)
・関連書籍
　STARC
　　ttp://www.starc.jp/
　CQ出版
　　ttp://www.cqpub.co.jp/
　Interface
　　ttp://interface.cqpub.co.jp/
　　※基板が付録で付いている号はバックナンバー希少になりがち
　Design Wave Magazine (休刊)
　　ttp://www.cqpub.co.jp/dwm/
　ディジタル・デザイン・テクノロジ (旧DWM)
　　ttp://digital-design.cqpub.co.jp/
・解説サイト
　やるおと学ぶ Verilog-HDL
　　ttp://hirokinakaharaoboe.net/yaruo_verilog/
・関連スレ
　【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel 16
　http://kamome.2ch.net/test/read.cgi/denki/1319916945/
　【EP3】DE0で始めるVerilog HDL【C16】
　http://kamome.2ch.net/test/read.cgi/denki/1310362001/

3 ：

リンク切れが多かったので、ついでにテンプレ見直しました
解説記事は別にテンプレに入れる必要ないかなーとは思ったけど、面倒なので直してません
前スレ後半でやるおと学ぶVerilogをテンプレに入れようみたいな感じの議論があったので、反映しておきました
>>1でコピーミスっちゃったので、次スレあたりで直してくださいな

4 ：

新スレおめでとうございます

5 ：

教えてください。
FPGAで、LPFが作りたいです。
1次ではなく4次が作りたいです。
FPGAには、アメリカのザイリンクスというメーカーの
スパルタン6を使います。
このときの手法は、FIRかIIIRしかないのでしょうか？
また、FIRやIIRでは、積和のためにDSPブロックが必要ですが、
DSPブロックなしでFIRやIIRはできないのでしょうか？

6 ：

IIIRなんて知らないけど、
FIRとIIRしかないかって言われると、
どっちかに分類できるからな。
日本語で考えてみたら？
DSPブロックなしでもできるよ。
でなきゃ、他のFPGAやASICで作れないだろ。

7 ：

ロジックで加算器や乗算器作ってる人はもういないのか…(遠い目)

8 ：

ブースの乗算器とか作っても、合成ツールのほうが賢いもんね。

9 ：

>>5
それがどうHDLと関係あるんだ？

10 ：

まるで大学生が宿題か卒業研究の答えを探しているみたいだね

11 ：

LPFなら加算して右シフトすればいいじゃない

12 ：

何それ？移動平均のこと？

13 ：

FPGAではFFTして要らない成分をカットして元に戻すってのが普通だよな
>>5 Sliding　FFTでがんばれ

14 ：

Verilog−Aでオン抵抗を考慮しないスイッチをつくりたいのですが
どのようにして記述すればよいのでしょうか？

15 ：

ちなみにここでいうスイッチはMOSスイッチをモデリングしたものです

16 ：

Verilogでこういう表記はNGなんでしょうか?
CASE分の項目が多いのでfor分で記述したいです。
下では4項目ですが実際は32項目あります。
modesimでsyntaxエラーがあると怒られます。
genvar i;
generate
case( l_cnt )
for(i=0;i<4;i=i+1) begin
i : bus_reg[i*16+15:i*16] <= data;
end
endcase
endgenerate

17 ：

構文の一部分だけをgenerateすることはできない。
generate
　for(i=0;i<32;i=i+1) begin : loop
　　always @(posedge CLOCK) begin
　　　if(l_cnt == i) bus_reg[i*16+15:i*16]<= data;
　　end
　end
endgenerate
かな。
generate のループには名前をつけること。

18 ：

>>15
そんなもったいねーことしねーよ…
普通にFIR作ればいいじゃん…

19 ：

16bit幅のデータを、他のデータと足並みを揃えるために、
20clock遅延させたいです。
FIFOを使えば良いのでしょうか?

20 ：

普通にシフトレジスタだろ。

21 ：

教えていただきたいのですが
case文のステート内に更にcase文を構築することは可能でしょうか?
例えば
case(a)
1: begin
case(b)
1: begin
.............
.............
のような書き方はできるのでしょうか？
回答よろしくお願いします。

22 ：

なぜ出来ないと思うのか？
なぜやってみないのか？

23 ：

確かに貴方の言う通りだと思います。
もう少し自力で頑張ってみようと思います。
回答ありがとうございました。

24 ：

できるけどソース見づらくなるからやめれ。

25 ：

そだね、case({a,b}) にしたほうがいいかも。

26 ：

Case分って良く使う？
if分ばかりでやってるので、使ったことないよ

27 ：

見やすくなるからcaseのほうがすき

28 ：

// parallel case

29 ：

回答ありがとうございます｡
結局､別の方法で希望の動作を実現することができました｡
これから前回の質問の件も検証してみようと思います｡
ありがとうございました｡

30 ：

FIR,IIRフィルタ,FFTならSpiralだろう

31 ：

教えてください
HDLを書かなくても、CでFPGAが使えると聞いたのですが、
マイコン程度の知識で、使えるようになるでしょうか？
FPGAの中にマイコンを組み込めば...という話ではなくて、
HDLを使わなくても、ベタにFPGAが使えるか、という意味です。

32 ：

やめておけ。
実用レベルじゃない。

33 ：

10年以上前からそんなこと言ってるけど
未だに実用化できてないよな。

34 ：

FPGAがなくても世界は全然困らない。

35 ：

>31
評価ボードを使うとかの特殊な状況じゃなければ、少なくとも一人は合成やHDLの知識を持ってないと難しいと思うよ。

36 ：

>>31
どちらかといえば”全部”知っとけ？
全部をCで書くことなどないだろうから
HDLに限らずモデルをそのままFPGAに反映する場合には、
さらに上位ツールとmixさせてつかうし、
Cの合成物は仕組み上、配線性が悪いものができるんで
合成やレイアウト上のケアも普通のHDL設計よりは気を使う
必然的に、全部知っていないとデザインも具体的利用法も浮かばないという訳
その中には、”マイコン程度”で動かすＣの知識も含まれることもある

37 ：

>>34
久しぶりに全部74シリーズで組んでみるか?

38 ：

>>31です。
みなさん、どうもありがとうございました。
僕が考えているほど簡単にはできないみたいですね。
10年前から言われていて、まだのようでしたら、当分無理っぽいですね。
Cならマイコンでできますが、HDLはやったことがないんです。
やっぱりHDLは避けられないみたいですね。
if( reset == 1 ){
　　a=0;　　初期化を書く
} else if( clock == 1 ){
　　ここに希望する処理を、複数行で記述する。
　　しかしそれらは全行同時に処理される。
}
のように書けばいいなら、
Cでできるのではないか?と考えました。

39 ：

ってか、C言語じゃなくていいから、C-Likeで書ける言語作ってほしいわ
begin end　じゃなくて　｛　｝　の方がいいし
switch文なんてまったく別の構造してるし

40 ：

↑verilogの話ね

41 ：

>>39
そのくらい自分でパーザ書けばいいじゃんｗ

42 ：

>>38
Ｃで書いたとしてもハードウェアを記述したらHDLではないだろうか？

43 ：

ていうか、
VHDLの長い表記、Verilogのbeginがいやなのです。
Cのように、洗練された記述で書けないものかと思いまして。

44 ：

もうソフトCPUでもつくってそこで処理でもさせろよ

45 ：

> Cのように、洗練された記述
SFLでも使えば？

46 ：

Co-Simで出来た様な気がする。

47 ：

>>26
FPGAだとifよりcaseの方が小さくて速い回路になったりするよ。

48 ：

>>47
だよね、一概には言えないけど。

49 ：

>>47
2:1のパラシリ変換case文で作ると1GHzくらいでうごいてくれるもんね．

50 ：

Verilogでの　{ NUM { enb }}　をVHDLではどう記述すれば良いでしょうか?
( others => enb )を思い付きましたが回数が指定できないので・・・

51 ：

>>47
条件分岐ガ同じならかわらない

52 ：

手動で配置配線すればいいじゃない

53 ：

その前に、ゲートで設計しなきゃな。

54 ：12/01/12

ぉ、おぅ