【Verilog】 記述言語で論理設計Project12 【VHDL】

1 ：2012/11/03 〜 最終レス ：2013/09/01

　HDLの処理系も、それを実際に動かすシミュレータ・評価基板も、
　安価で入手できるようになってきました。
　このスレが目に入ったおまえ! HDLで何か作って遊んでみませんか。
　日曜工作のHDL書き、学生さん、プロの方、主婦の方、カキコお待ちしております。
　関連情報は >2-10 あたり。
　　入れ食いキーワード
　　　・Nios、MicroBraze
　　　・Artix-7、Kintex-7、Virtex-7、ハードコアCPU内蔵 Zynq-7000
　前スレ (直近スレのみ)
　　　・Project11 uni.2ch.net/test/read.cgi/denki/1323187568/　　　2011/12/07〜
　　　・Project10 kamome.2ch.net/test/read.cgi/denki/1284652343/　2010/09/17〜

2 ：

・FPGA
　Xilinx　ttp://japan.xilinx.com/
　ALTERA　ttp://www.altera.co.jp/
　Lattice　ttp://www.latticesemi.co.jp/
　Actel　　ttp://www.actel.com/intl/japan/
　QuickLogic　ttp://www.quicklogic.com/
・ASICベンダ推奨ツール類 （高価）
　Synopsys　ttp://www.synopsys.co.jp/
　Cadence　ttp://www.cadence.co.jp/
　Mentor　ttp://www.mentorg.co.jp/
　Synplicity　ttp://www.synplicity.jp/
・Verilogシミュレーター （無料）
　Icarus Verilog
　　ttp://iverilog.icarus.com/
　　ttp://ryusai-hp.web.infoseek.co.jp/icarus.htm　(解説)
　　ttp://www.ice.gunma-ct.ac.jp/~kimsyn/verilog/FreeSim/iverilog/iverilog.html　(解説)
　IVI
　　ttp://ivi.sourceforge.net/
　　ttp://www.kumikomi.net/archives/2005/06/10icarus.php　(解説)
・VCDフォーマットの波形表示 （無料）
　GTKWave
　　ttp://gtkwave.sourceforge.net/
　　ttp://ryusai-hp.web.infoseek.co.jp/gtkwave.htm　(解説)
・関連書籍
　STARC　ttp://www.starc.jp/
　CQ出版　ttp://www.cqpub.co.jp/
　Interface　ttp://interface.cqpub.co.jp/
　Design Wave Magazine (休刊)　ttp://www.cqpub.co.jp/dwm/
　ディジタル・デザイン・テクノロジ (旧DWM)　ttp://digital-design.cqpub.co.jp/
・解説サイト
　やるおと学ぶ Verilog-HDL　ttp://hirokinakaharaoboe.net/yaruo_verilog/
・関連スレ
　【FPGA/CPLD】 XILINX/ALTERA/Lattice/Actel
　　　　　　http://uni.2ch.net/test/read.cgi/denki/1334690638/
　【EP3】DE0で始めるVerilog HDL【C16】
　　　　　　http://uni.2ch.net/test/read.cgi/denki/1310362001/

3 ：

979 ：774ワット発電中さん ：2012/11/01(木) 13:40:52.57 ID:Q80B2X2d
>>976
>レベルだけじゃなくて、位相特性の測定もお願いします…orz
おもしろいから聴いてやろう
雑音の位相特性をどうやって決めるんだい？ウスノロ
位相特性と言う限り、入力は正弦波が前提になる。
雑音の位相とは何か定義して教えてくれや。
位相どころか、雑音の微係数だって、リーマン=ルベグの意味では定義できないんだがな。
980 ：774ワット発電中さん ：2012/11/01(木) 14:58:21.32 ID:CaVGBd7P
>>979
976が書いてる正弦波で測定する場合は位相特性オシロで見るとかででるでしょ??
雑音でやる場合は、FFT掛けるから一括で特性出るよ??
981 ：774ワット発電中さん ：2012/11/01(木) 15:01:45.03 ID:CaVGBd7P
この場合で測定しようとしてるのは、フィルタの伝達特性だよね?
982 ：774ワット発電中さん ：2012/11/01(木) 17:36:02.88 ID:Q80B2X2d
>>980
>>981
>雑音でやる場合は、FFT掛けるから一括で特性出るよ??
戯言ほざくなお前は
システムの伝達関数を調べたければ入力はδ関数インパルス入力だ。
インパルス入力と雑音が一致してるのはスペクトル特性だけ。
理屈の上からは極めて長い周期の一様乱数でガウス雑音を作れば、
f特は1に近づくが、どれだけの周期のものが必要かお前はわかってんのかい。
だいたい、雑音自身の位相なんて決めようがないのにどうやって出力位相を決定するつもりだ。
それと、なんでオシロを見るんだ。ディジタルフィルタだからバス入力があるだろうが、
そこにマイコンかUSB出力をシリパラするでポートたたいて直接ディジタルデータ入力しろと言ってる。
983 ：774ワット発電中さん ：2012/11/01(木) 17:38:23.93 ID:Q80B2X2d
>>980
>雑音でやる場合は、FFT掛けるから一括で特性出るよ??
ガウス雑音入力してどうやって位相特性出すのか解説してもらおうか。
ごまかさずにちゃんと書け
984 ：774ワット発電中さん ：2012/11/01(木) 18:47:47.32 ID:6mBhdETp
>>983
あんたの罵倒ことばが大嫌い
985 ：774ワット発電中さん ：2012/11/01(木) 23:02:45.70 ID:PG9w/7bV
よくわからないけど、982で決定的に恥をかいているような気がする。

4 ：

＞>雑音でやる場合は、FFT掛けるから一括で特性出るよ??
＞ガウス雑音入力してどうやって位相特性出すのか解説してもらおうか。
擬似乱数で作った雑音だったり

5 ：

>>1
乙やめブラ
ちなみに
＞前スレ (直近スレのみ)
過去スレ、ならともかく前スレならProject11だけ挙げればいいような気も

6 ：

日曜HDL書きは、今日も元気にalwaysしてます

7 ：

何作ってんの?
って、自演かい!!

8 ：

"今日も元気にalways"ってなんかやる気になるなｗ

9 ：

ツッパリハイスクールロックンロールかと思ったw

10 ：

毎日がエブリデイって感じ？

11 ：

最近、少しFPGAに慣れてきました。
マイコンに比べて動作clockが速いので、
今まで遅くてあきらめていた部品、シリアルA/DやシリアルD/Aが、
とても気持ちよく動くようになりました。
RS232も230kbpsとかが平気で使えるので、
MAX232などのI/F ICの動作上限に迫る勢いで、ちょっと気分がいいです。

12 ：

で、ややこしい処理になってくると、CPUの有り難味がでてきたり、
して、PSoC3/5あたりも結構美味っぽく感じたりもするんだけど、
ちとチップが高いのよね。

13 ：

そうそう、だいたいそのコースね。
FPGAでキャラクタLCDの初期化とか、
74HC595、74HC166などのシリアルものをやったときは、
FPGAを窓から投げたくなった。
マイコンが神様のように思えた。
チップの中に1人しかいないのは、なんと楽なことか。

14 ：

チップの中に1人しかいないのは
なんと非力なことか、とは思わないのね。

15 ：

Xilinxが、LCDの初期化IPを、CoreGenに入れてくれればいいのにね。
ついでに、UARTとSPIも。

16 ：

そんなもの自分で作るんだよ、と言われたことがある。

17 ：

マイコン制御に慣れてるならPicoblazeを入れると捗るぜ。

18 ：

picobrazeって、Cで書けるの?

19 ：

一応 PCCOMP という C Compiler があります。

20 ：

「あった」が正しい。
>19の手もとにあるなら放流してくれ。

21 ：

>>20
PCCOMP開発者のF.Poderico氏のWebPageが消失していたのですね。
ググってみたところ「Pccomp下?」で最初に表示されるページから今でも入手できるようです。
一応簡単なVirusチェックで確認はしてみましたが、
以前の一次公開元からDLしたpccomp.exeが手元に残ってる人は md5sum 値を晒して欲しい。
-----------------------------------------------------------------------------------------------------------
Picoblaze C Compiler for PicoBlaze, Version alpha 1.8.4 optimazer ver. 1.0.2
2006/12/03 13:45 356,287 pccomp.exe
[md5sum]: 60120d152207a074c91a80dd773d3a78 *pccomp.exe
-----------------------------------------------------------------------------------------------------------

22 ：

たぶん同じところから拾ってきた。ついでにマニュアルとかも。だんけ >21
しかし放流してくれと書いといてなんだが、バイナリだけだと試すのに度胸いるね…。

23 ：

すると、picobrazeは、assemblerで書くのでしょうか。

24 ：

>>23
純正 assembler は使い難いので、互換品の pBlazASM を使うのが良いかも。
コードのデバッグは pBlazSIM というシミュレータが便利です。

25 ：

>>22
だんけって、
壇渓通のことでしょうか？

26 ：

ドイツ語だろ

27 ：

ドイツ語は、ダッチじゃないの？
ていうか、なんでドイツ語なんか使うの？

28 ：

ダンケシェンでggrks
スレ違いのことで上げんな。

29 ：

ggrks って、何ですか？

30 ：

ggrks --help

31 ：

>>30
おかしいな･･･
俺の環境では使えないようだ

32 ：

（＾▽＾）

33 ：

NCVerilogにはggrksコマンドがないようだ
このコマンドを使える処理系をぐぐって調べるか・・・

34 ：

以下の条件に一致する商品は見つかりませんでした。
キーワード：ggrks
検索対象：タイトル

35 ：

>>27
ダッチはオランダ語

36 ：

そうなの?
タッチワイブスって言うじゃん。

37 ：

オランダ妻は電気ウナギの夢を見るか!?

38 ：

教えてください
Verilogで、マイコンとのI/F部分を作っていますが、
困った部分があります。
マイコンとは非同期なので、FPGAに入ってから、
FFを1段通して、メタステーブルの対策をしようと考えました。
ReadとかWriteなどのマイコンからの出力は、一方通行なので、
in----D Q----D Q---->in'　と、書けるし動くのですが、
データバスは、inout なので、上記のようにFFを通すというワケには
いかないと思います。
このような場合は、どうしたらよいのでしょうか?
トライステートスイッチを通って、データの方向が決まってから、
----D Q----とするのでしょうか?

39 ：

inout [7:0] data;
wire [7:0] odata;
reg[7:0] idata;
assign data = oe ? odata : 8'hz;
always @(posedge clk)
if(!rst) idata <= 8'h0;
else idata <= data;

40 ：

オランダは恨み骨髄
日本が嫌いで嫌いで仕方がない
チャンコロやチョン公よりも反日
http://kyoan.u-biq.org/enq_shinnichi.html

41 ：

Xilinx ISE、VerilogでHDLを書いています。
型宣言無しでも、defaultでwireにしてくれる、という機能がイヤで、
`default_nettype noneで書いています。
今までずっと順調だったのですが、CoreGenでDCMを作ってつないだら、
エラーで止まってしまいました。原因は、CoreGenの吐くコードが、
default_nettypeが wireで作ってあるみたいで、
そのコードに私がwireという宣言を入れたら、通りました。
通常そういうものなのでしょうか?
Xilinxにイラっと来てしまいました。俺は悪くないのにって。

42 ：

そういうものです

43 ：

えーーーっ、そうなんですか?
すると、`default_nettype noneで書くのは、やめたほうが良さそうですね。
せっかく、ちょっと厳しいチェックで、タイプミスとかも減るかと思ったんですが。
でも、Xilinxもずるいような気がします。

44 ：

Xilinx チップスコープで質問お願いします。
Chip Scopeの、CoreGenでIPを作って、
HDLソースに貼り付け、そこで配して、その後XSTする方法で、
Chip scopeに表示される信号名が、DATA PORTになっていて、
もう一方のやり方のように信号名が表示されません。
「データポートの26番目だから、登録したときのぉ、えーっと・・・」
という感じで行うのでしょうか?
信号名を表示させる方法があれば教えてください。
また、このとき
・ICONは、top階層に、
・ILAは、下位階層でもOK
とかの決まりはあるのでしょうか?

45 ：

>>44
FPGA Editorを起動してTools→ILA→Write CDCで設定を書き出せます。
階層は何処でもOKだろうけど「ICONは1個のみ」という縛りがあります。

46 ：

>>45
>FPGA Editorを起動してTools→ILA→Write CDCで設定を書き出せます。
あれって、インサーターくらい完璧な文字が出ますか?　半分くらいのような気がした。

47 ：

.
Lintチェッカーが欲しいですが、価格は、どのくらいするものでしょうか?
5万、10万、50万、100万・・・・
ネットで検索すると、糸くず取り680円しか出てこないんです。

48 ：

良く分からんが、こんなんじゃあかんの？
ttp://www.veripool.org/wiki/verilator/

49 ：

リントチェッカーって、実質 spyglass しかないような・・・
300万だか500万だかそのくらいだったと思う。(年間ライセンス)
厳密でなくていいなら合成ツール(dc)を使う手もあるけど。

50 ：

>>48
ありがとうございました。いい感じですね。探したら、日本語で説明しているページもありました。
どうもありがとうございました。
>>49
そんなにするんですが。ありがとうございます。
日曜HDLerが300万も出したら、嫁に刺されそうです(w
>>48さんのものを調べて見ます。
すみません、教えてください。
今は、Verilogでシュミレーションの勉強をしています。
その記述の中で、initial文というのがあります。
最初に1回だけ実行されるようです。
begin〜end内が全てinitial文だと思います。
ところが、本のサンプル例では、どれもinitial文の中に
テストする信号変化など、一切全部を記述して、$finishで終了しています。
これでは、initial文ではないように思います。
initialだというのなら、
それに対応する通常の動作部分があってもいいと思うのです。
例えば、以下のように、initialとmainとかです。
なぜinitial文と言うのでしょうか?
initial begin　　　　　　　　　// Initialize
　　RST_X=1'b0;　counton=1'b0;
end
main begin　　　　　　　　　// 通常動作文
　　#10;
　　#100　RST_X=1'b1;
　　#100　RST_X=1'b0;
　　#100　counton=1'b1;
　　#1500　RST_X=1'b1;
　　#100　RST_X=1'b0;
　　#500　counton=1'b0;
　　#100　counton=1'b1;
　　#500　$finish;
end

51 ：

>>50です。
すみません、自己解決しました。
initial文に対応する文は、always文でした。
initial文　先頭から、一方通行的に終わる
always文　　先頭から、最後まで実行すると、再び最初から実行されるイメージ
always @ ()　@()で立ち止まり、()内の条件が真になったら、その中身を実行し、
　　　　　　　再び、@()で立ち止まる。
ありがとうございました。

52 ：

@ は、initial の中でもどこにあってもいい。
複数あってもね。
clock 同期回路の記述の定番は
always @(posedge ... だけど。

53 ：

>>52
always＠(*) って書いたら全部のイベントに反応するのかな

54 ：

実装によるんじゃない？
大規模論理ではセンシティブリストに載り切らないから実用的ではないね。

55 ：

実装？シミュレータの？

56 ：

話が変わるけど、
階層構造で記述したとき、最下層の信号を、I/Oピンに出そうとすると、
.aaa(bbb)という感じで、延々と引っ張り上げないといけない?
何か「top」とか書くと最上層までパスしてくれるとかは、ないんでしょうか。

57 ：

>>56
Verilogだと「インスタンス名.インスタンス名.….インスタンス名.変数名」で
下層モジュール内の信号を参照できるけど、合成可能な記述なのかは知らぬ。

58 ：

すごいですね、そんなことができるなら使いたい。
使い終わったら、一行コメントアウトすれば、楽チン

59 ：

テスト用出力なら、
普通は全部出さずにマルチプレックスして出すよ。
でもどっちにしろ、引っ張り上げる必要あり。
つーか、どんだけ階層作ってんだよwww
普通は多くても3階層位だろ。

60 ：

4〜5階層は普通ですよ。

61 ：

趣味のFPGAと仕事のSoCでは違うのだよ

62 ：

前スレ >>932
parameter [REG_WIDTH-1:0] cmd = {{(REG_WIDTH-1){1'b0}, 1'b1}; とかでどうかな?

63 ：

parameter [REG_WIDTH-1:0] cmd = {{(REG_WIDTH-1){1'b0}}, 1'b1}; だった.

64 ：

VerilogHDLに関する質問です。
100バイトぐらいの配列を確保して、その配列をランダムアクセスしたいのですが、
高速化のためにその部分の処理を並列化したいのです。
reg [7:0] mem [0:99];
こう↑書いて論理合成した場合、巨大なセレクター回路が並列化した数だけ生成されるのでしょうか？
こういう処理を書くための定石があれば教えてください。

65 ：

>その部分の処理を並列化したい
の意味がよくわからん。2ポートRAMみたいに出口を複数取るってことか？

66 ：

配列はSRAM推定させるとき以外は使用しない方が無難だけど、
書き方によっては並列処理できるようにFF推定してくれるかもね。
処理系依存だからなんとも言えない。

67 ：

.>>65
> 2ポートRAMみたいに出口を複数取るってことか？
はい、そうです。
その場合、FFにするしかないと思うのですが、これがFFになったとした場合、
並列化する数だけ配列のindexからその配列要素に対応するFFへのセレクター回路が生成されることになるかと思うのですが
これがすこぶる大きな回路になるのではないかというのを心配しています。
他に良い方法は無いのでしょうか…

68 ：

FF実装の場合、FFの面積に比べたらMUXの面積なんてたいしたことないと思うけど。
まずは適当な処理系で合成してみたら？

69 ：

>>68
なるほど。やってみます。
ありがとうございました。

70 ：

>>68
横からですが、教えてください。
>適当な処理系
この場合の処理系とは、何を指すのでしょうか?

71 ：

>>70
いま使っているIC開発ソフト
それでどのように合成されるか見れば良いんじゃないか

72 ：

今回、初めてSPIのインターフェースをFPGAで作りましたが、
とても大変でした。
マイコンだと、あんなに簡単なので、
楽勝だと思っていたら、大変難しかったです。
みなさん、こんなに難しいのをやっているのでしょうか?
これならマイコンでやればいいのにと、つくづく思ってしまいました。

73 ：

>>72 適材適所
・マイコンのみで
・マイコンを中心に、一部の処理をFPGAで
・FPGAを中心に、一部の処理をマイコンで ← これ、実はあまりやった事がない
・FPGAの中にCPUコアを実装して
・FPGAのみでシコシコと
・ディスクリートでシコシコと ← 今時こんな仕事が来る事はほぼない
予算、規模、納期、開発リソース、保守性などで適当なのを選べばいいだけ。
もっともあまり考慮せずに選んだものが下請けに落ちてくるような仕事も多いわけだが。
俺的にはSPI(＋α)の機能が欲しいだけならSPIを持ってるマイコンのみでやるのが一番楽っぽいｗ

74 ：

待ちが発生する処理は、とにかくFPGAでは　めんどくさい。
秋月液晶の初期化の待ち時間カウンタなんて、何bitいるのか。
15ms/7.5ns=2×10^12　

75 ：

分周してから使えよ

76 ：

マジレスすると分周してもトータルのbit数が減る事はないけどなｗ

77 ：

えっ？

78 ：

システムクロック100MHzで、1秒と1.3秒クロックを作り出すHDLを作り、上位からそれらを呼んだとき、
二つが別々の文集カウンターを持つのでしょうか？
それとも、途中からもらってくろのでしょうか？
前者だとすごくたくさんのFFを使うことになると思うのですが。

79 ：

自分で作るからどっちでも可能。
まぁ俺なら100usカウンタ作って共用するけど。

80 ：

違う違うｗ　100msカウンタだ。

81 ：

まぁ、条件次第だな。
その1秒や1.3秒が変わる可能性が無いなら共用でいいが、
出来た後に他人の思いつきで
「ちょっとこっち1.2999999秒にしてみてよ」
なんてことになる可能性が高いなら最初から分けておく。

82 ：

例えばワンショト叩くような場合、イベントでたたいても直ぐ点灯しない。100msecカウンタに同期して
点灯する。誤差が100msecもでることになるので、不味い場合がある。

83 ：

そんなとき、遅い周波数の発振器を　もう一つ使ってはどうだろうか。
低速発振器の信号を、高速clockでFFを2つくらい通して同期化する。

84 ：

　それは原理的に無理だな。

85 ：

このスレを、高速道路走行中の車内で、携帯で読んでる人、いるだろうか？
あるいは、今日は最終日で、みんな帰ったのに、会社に残って仕事してる人もいるんだろうなあ

86 ：

自宅研究員…

87 ：

あ〜〜〜〜
やっと、Syntax Errorが直ったぁ。1日かかって見つけた。
直って嬉しい。

88 ：

シンタックスエラーが取れないようじゃ、まだまだだね。
パッと見てビジュアルでわかるようにソースコードを書かないと。

89 ：

ソースを油絵で描けるようになったらアマチュア卒業ってホントですか？

90 ：

明けましておめでとうございます。
今年も元気にalways

91 ：

今回、初めてFPGAのソフト開発をしているのですが、
マイコンに比べて、コンパイルなどの時間がとても長くかかり、
開発時間は待ち時間ばっかりです。FPGAは、こんな世界なのでしょうか。

92 ：

>>91
「ソフト開発」がNiosIIやMicroBlazeのプログラム開発の事を指しているのであれば
FPGA回路の再コンパイル無しでプログラムコードの更新を行うことも可能です。

93 ：

verilog初心者なんですが、modelsimでverilogのシミュレーションをしようと
思ったら、テストベンチで参照してる、下位モジュールの`define指示子(？)の
定数が「Macro `XXX is undefined.」ってエラーになっちゃいます。
Compile Orderを下位モジュールを先にしても駄目です。
どないしたらええのでしょうか。

94 ：

参照する側も ` を付けてるか？
Cの感覚でいると忘れがち

95 ：

>>94
付いてますー。動かそうとしてるのは半導体メーカー提供の
シミュレーションモデルとそのテストベンチなのでミスはないはずです。
テストベンチ内の、下位モジュールの`defineへの参照が全てエラーに
なっています。なんかこことか
http://stackoverflow.com/questions/6008017/global-constant-in-verilog
に、`define文は本来後続のファイルでも定義が有効なはずなのに
modelsimはファイル単位でコンパイルする云々と書かれてました。
ソースを変更せず、オプション設定とかで回避できないんでしょうか…。

96 ：

>>95
includeで参照しているファイル(*.vhとか)の置き場所指定を忘れているんじゃないかな。
Compile→Compile Options→Verilog&SystemVerilog→Include Directory
ベンダー提供のテストベンチならばSimulationスクリプトも付属してるとは思うけど
vlog +incdir+<hoge> foo.vみたいな感じで指定してると思う。

97 ：

日曜HDLerです。教えてください。
Verilogで書いているのですが、
ICの内部設定をする通信部分を作るとき、などに
将来のことを考えて、全パラメーターを可変出来るように作ろうとしますが、
その後、流用したことがありません。やるたびに少しずつ少しずつ仕様が違い、変更が面倒だからです。
だったら簡単に、設定はデフォルトにして、必要なところだけ書き換えるように書きますが、
そうすると、毎回ゼロから作る事になります。
その中間の作り方で、前回の物を持って来て改造することもありますが、
改造って、変更に手間がかかり、はじめから作るのと変わらないことか多いです。
みなさん、どのようにしていますか?
もうひとつは、変数名の付け方で質問があります。
wire [7:0] a;　とか書くと、何の信号かわからないので、
wire [7:0] AD_ch1_read_data;　とか書くと、長くて、タイプミスも出やすいです。
しかも、変数だけ見て、sugned か unsignedか、bit幅、入出力、論理とかを盛り込むと、
wire [7:0] AD_ch1_read_data_Uint8_input_buffer; とか
wire AD_ch1_read_data_Uint8_input_status_pos; とか　ドンドン長くなります。
みなさん、どのようにしていますか?
Verilogの記述文法とかも大事だと思いますが、このような「運用の仕方?」も重要で、
知りたいのですが、なかなか良い本が見つけられません。

98 ：

自分で自分のルールを決めるしかないな
現場だってその現場独自のコーディングルールを決めるとかするわけだし
根本的な解決策はない
具体的な例で言うと、俺ならAD_ch1_read_data_Uint8_input_status_posは
AD_rdata_sts_1 で済ますな
ビット幅を変数名に含めるとビット幅変えたときに変数名との整合が取れなくなるし
論理は「負論理は最後に_Nと付ける」と決める。statusとかreadとか、よく見る単語は
sts、r、とかの短縮後でも間違わないだろって感じで

99 ：

結線に使うwireには s_XXX、FFを生成するregには r_XXX を付けてる。
自分ルールを他人に布教していくと、他人の書いたソースも読みやすくなってくるのがイイ。

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